FPGA 문법

VHDL

 

1) entity

- 인터페이스 정의에 사용됨.( 입 출력 정의 )

 

사용 예)

entity AndGate is
  Port ( A : in STD_LOGIC;
         B : in STD_LOGIC;
         Y : out STD_LOGIC);
end AndGate;

 

2) std_logic & std_logic_vector 차이

 

* std_logic 

- 단일 비트 변수 자료형.

 

* std_logic_vector

- 여러 비트 변수 자료형

 - std_logic의 배열형식.

 

 

3) 대입 연산.

 

예시)

mpd <= mpd_reg(19 downto 4);

 

설명)

- mpd_reg의 19~4의 값을 mpd에 15~0에 대입시킨다는 뜻이다.